Nous accompagnons un acteur international de référence dans le développement de solutions innovantes pour les systèmes électroniques complexes (SoC - System on Chip). Ses technologies sont utilisées dans des secteurs de pointe tels que l'automobile, les télécommunications, l'intelligence artificielle, les objets connectés ou encore les infrastructures cloud. Dans le cadre du renforcement de ses équipes R&D, nous recherchons un Design Verification Engineer passionné(e) par la vérification RTL et les environnements de développement de nouvelle génération. Au sein d'une équipe d'experts, vous intervenez sur la conception et la validation d'outils destinés aux flux d'assemblage de SoC les plus avancés. Votre rôle consiste à garantir la fiabilité, la qualité et la robustesse des solutions développées, tout en contribuant à l'amélioration continue des méthodes de vérification et des processus d'ingénierie. Vos missions - Définir, développer, documenter et exécuter les campagnes de vérification basées sur simulation autour d'un Register Bank Compiler. - Développer un framework Python permettant la génération automatique de Test Benches SystemVerilog et/ou UVM. - Concevoir et maintenir les environnements de tests compatibles avec les principaux simulateurs RTL (Cadence, Synopsys, Siemens). - Améliorer les chaînes d'intégration continue, renforcer l'automatisation des tests et faire évoluer les indicateurs de qualité. - Participer à l'évolution des méthodologies de vérification et des bonnes pratiques de développement. - Collaborer étroitement avec les équipes de développement afin d'identifier les besoins de validation des outils EDA. - Participer aux revues de code et aux tests unitaires afin de garantir un haut niveau de qualité logicielle. - Utiliser les outils collaboratifs tels que Jira et Confluence pour assurer le suivi des développements.
Votre profil : Formation Bac +5 en informatique, électronique ou systèmes embarqués. Expérience significative de 7 ans d'expérience en vérification RTL et souhaitez évoluer dans un environnement technologique exigeant. Compétences techniques : - Excellente maîtrise de la vérification RTL. - Très bonne connaissance du framework UVM (Universal Verification Methodology). - Maîtrise des langages SystemVerilog, Verilog et VHDL. - Solides compétences en Python et en programmation orientée objet. - Expérience des environnements de simulation Cadence, Synopsys ou Siemens EDA. - Bonne compréhension des pratiques d'intégration continue et d'automatisation des tests. - Anglais professionnel courant, à l'écrit
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