Aero Offres d'emploi - Châtenay-Malabry (92)

Points incontournables

• Diplôme d’ingénieur en électronique ou microélectronique
• 5 à 10 ans d’expérience en conception ASIC/FPGA, avec une forte exposition aux environnements Télécom/Aero/Ferroviaire/Spatial/Energie ...
• Maîtrise de VHDL, Verilog, SystemVerilog, SystemC/C++
• Il faut une personne habilitable défense
• Expérience en développement de testbenches complexes, idéalement en méthodologie UVM.
• Connaissance des architectures video HDMI, DisplayPort, Ethernet, PCIe, modem 4G/5G, chaînes PHY ...
• Maîtrise des outils Cadence Xcelium, Siemens ModelSim, Vivado, Quartus, Synplify.

Descriptif du poste

Nous recherchons un(e) ingénieur(e) expérimenté(e) en mico-électronique pour prendre en charge des projets FPGA complexes. Vous serez impliqué(e) dans des développements critiques en interaction étroite avec les équipes de conception des cartes électroniques et/ou de développement du logiciel embarqué. Les projets concernent majoritairement des architectures SoC avec des exigences fortes en termes de débit, de latence et de synchronisation.

Vôtre rôle

• Définir l’architecture et les spécifications techniques d'IP ou de FPGA complets
• Concevoir/adapter des environnements de test, à base de d'UVM selon besoin
• Implémenter des blocs de traitement complexes à fortes contraintes Temps réel
• Intégrer des protocoles tels qu'Ethernet, PCIe, DisplayPort, ...
• Assurer l’intégration des blocs IP, la simulation RTL, la synthèse logique, le placement/routage et la validation sur cible
• Collaborer étroitement avec les équipes HW et SW pour garantir la cohérence fonctionnelle et temporelle des blocs
• Encadrer techniquement les développeurs juniors et participer aux revues de code et de design

Profil recherché

• Diplôme d’ingénieur en électronique ou microélectronique
• 5 à 10 ans d’expérience en conception ASIC/FPGA, avec une forte exposition aux environnements Télécom/Aero/Ferroviaire/Spatial/Energie ...
• Maîtrise de VHDL, Verilog, SystemVerilog, SystemC/C++
• Expérience en développement de testbenches complexes, idéalement en méthodologie UVM.
• Connaissance des architectures video HDMI, DisplayPort, Ethernet, PCIe, modem 4G/5G, chaînes PHY ...
• Maîtrise des outils Cadence Xcelium, Siemens ModelSim, Vivado, Quartus, Synplify.
• Bonne compréhension des algorithmes de traitement du signal et de leur implémentation matérielle
• Capacité à travailler en synergie avec les équipes matérielles et logicielles
• Anglais technique requis
• Les missions publiées sur Hunteed ne doivent en aucun cas être diffusées sur l'APEC, et la rémunération ne doit en aucun cas être communiquée aux candidats. Elles peuvent l'être sur d'autres supports à la condition de les anonymiser et de ne pas communiquer la rémunération proposée afin d'éviter que les candidats postulent directement chez les clients. Nous vous remercions de respecter scrupuleusement ces consign

• 45 - 60 k€ sans variable
• Rémunération sur 12 mois

• Congés additionnels: 10
• Intéressement: Entre 500 et 1000 euros par an
• Participation: Entre 500 et 1000 euros par an
• Télétravail
• Mutuelle d'entreprise
• Tickets restaurant